EDA/PLD中的Verilog HDL 结构建模实例化语句

5.3 实例化语句1. 例化语法一个模块能够在另外一个模块中被引用,这样就建立了描述的层次。模块实例化语句形式如下: module_name instance_name(port_associations) ; 信号端口可以通过位置或名称关联;但是关联方式不能够混合使用。端口关联形式如下:port_expr / / 通过位置。.PortName (port_expr) / / 通过名称。例[1]:....module and (C,A,B); input A,B;output C; ... and A1 (T3, A, B ); //实例化时采用位置关联,T3对应输出端口C,A对应A,B对应B