EDA/PLD中的Verilog HDL简单示例

下面是4-1多路选择电路的门级描述。注意因为实例名是可选的(除用于实例数组情况外),在门实例语句中没有指定实例名。module MUX4x1 (Z,D0,D1,D2,D3,S0,S1);output Z;input D0,D1,D2,D3,S0,S1;and (T0,D0,S0bar,S1bar),(T1,D1,S0bar,S1),(T2,D2,S0,S1bar),(T3,D3,S0,S1),not (S0bar,S0),(S1bar,S1);or (Z,T0,T1,T2,T3,);endmodule如果或门实例由下列的实例代替呢?or Z (Z,T0,T1,T2,T3); //非法的Veri