EDA/PLD中的Verilog HDL行为建模 过程赋值语句

7.3 过程赋值语句Verilog HDL 中提供两种过程赋值语句 initial 和 always 语句,用这两种语句来实现行为的建模。这两种语句之间的执行是并行的,即语句的执行与位置顺序无关。这两种语句通常与语句块(begin ....end)相结合,则语句块中的执行是按顺序执行的。 1. initial 语句initial 语句只执行一次,即在设计被开始模拟执行时开始(0时刻)。通常只用在对设计进行仿真的测试文件中,用于对一些信号进行初始化和产生特定的信号波形。语法如下:(大家只要先有个概念就可以) initial [timing_control] procedural_statemen