EDA/PLD中的Verilog HDL条件语句

4.7 条件语句if 语句的语法如下:if(condition_1) procedural_statement_1 2004-08-16 第25页,共41页版权所有,侵权必究 绝密Verilog HDL 入门教程请输入文档编号 {else if(condition_2) procedural_statement_2} {else procedural_statement_3} 如果对condition_1 求值的结果为个非零值,那么procedural_statement_1 被执,如果condition_1 的值为0 、x 或z ,那么procedural_statement_1