EDA/PLD中的Verilog HDL实例数组

当需要重复性的实例时,在实例描述语句中能够有选择地定义范围说明(范围说明也能够在模块实例语句中使用)。这种情况的门描述语句的语法如下:gate_type [delay]instance_name [leftbound:rightbound](list_of_terminal_names);leftbound和rightbound值是任意的两个常量表达式。左界不必大于右界,并且左、右界两者都不必限定为0。示例如下。wire [3:0] Out, InA, InB;. . .nand Gang [3:0] (Out, InA, InB);带有范围说明的实例语句与下述语句等价:nandGang3 (