EDA/PLD中的Verilog HDL 基本语法 标识符

4.1 标识符4.1.1 定义标识符( identifier)用于定义模块名、端口名、信号名等。 Verilog HDL 中的标识符( identifier )可以是任意一组字母、数字、$符号和_(下划线)符号的组合,但标识符的第一个字符必须是字母或者下划线。另外,标识符是区分大小写的。以下是标识符的几个例子: Count COUNT //与Count 不同。 R56_68 FIVE$ 4.1.2 关键词Verilog HDL 定义了一系列保留字,叫做关键词,附录A 列出了语言中的所有保留字。注意只有小写的关键词才是保留字。例如,标识符always (这是个关键词)与标识符ALWAYS(