EDA/PLD中的Verilog HDL 连接运算符

4.6.6 连接运算符连接操作是将小表达式合并形成大表达式的操作。形式如下:{expr1, expr2, . . .,exprN} 实例如下所示:wire [7:0] Dbus;assign Dbus [7:4] = {Dbus [0], Dbus [1], Dbus[2], Dbus[ 3 ] } ;/ /以反转的顺序将低端4 位赋给高端4 位。assign Dbus = {Dbus [3:0], Dbus [ 7 : 4 ] } ;/ /高4 位与低4 位交换。 由于非定长常数的长度未知, 不允许连接非定长常数。例如, 下列式子非法:{Dbus,5} / /不允许连接操作非定长常数。