基于FPGA的卷积码的编/译码器设计

为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题,提出一种新型的适用于FPGA特点,路径存储与译码输出并行工作,同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE9.2i中仿真验证,译码结果正确,得到编码前的原始码元,速度显著提高,译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用,性能优良。