卷积码编译码器的VHDL设计 上传者：tsingir 2019-02-19 16:20:09上传 其他文件 500kb 热度 69次 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-02-19 16:20:09 原理听清楚的，但缺少完整的程序 码姐姐匿名网友 2019-02-19 16:20:09 具体来说可以用 码姐姐匿名网友 2019-02-19 16:20:09 程序貌似是从其他地方考的图片，不是很清晰。其是基于FPGA在MaxplusII环境的进行仿真的，为（2，1,3）卷积码 码姐姐匿名网友 2019-02-19 16:20:09 其是基于FPGA在MaxplusII环境的进行仿真的，为（2，1,3）卷积码。 发表评论
原理听清楚的，但缺少完整的程序
具体来说可以用
程序貌似是从其他地方考的图片，不是很清晰。其是基于FPGA在MaxplusII环境的进行仿真的，为（2，1,3）卷积码
其是基于FPGA在MaxplusII环境的进行仿真的，为（2，1,3）卷积码。