Verilog加法器实验.zip

Name: Verilog加法器实验.zip
Rating: 4.5 (39 reviews)
Author: gray_peng

上传者：gray_peng 2020-07-29 04:00:00上传 ZIP文件 1.35KB 热度 39次

压缩包里面包含三个代码，4位串行加法器、4位并行加法器和一位全加。打开Modelsim后可直接编译运行。

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Verilog加法器实验.zip

压缩包里面包含三个代码，4位串行加法器、4位并行加法器和一位全加。打开Modelsim后可直接编译运...

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