Verilog加法器 上传者：yxjwang 2019-01-18 02:35:05上传 其他文件 500kb 热度 67次 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-01-18 02:35:05 这个加法器的HDL代码有点简单，只用了组合逻辑，还以为是复杂的时序逻辑的，看样子白下了！ 发表评论
这个加法器的HDL代码有点简单，只用了组合逻辑，还以为是复杂的时序逻辑的，看样子白下了！