饱和加法器Verilog代码 上传者:lzlzkkk2 2020-03-09 22:17:26上传 RAR文件 728B 热度 31次 功能就是两个有符号数相加,例如16bit(2进制补码表示)+16bit,输出仍为16bit。如果发生溢出,就将结果置为最大(32767)或最小(-32768)。 Testbench也附在其中。设计采用参数化,便于复用。 希望能对用到此电路的人有所帮助。(2010-9-29修改) 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论 lzlzkkk2 资源:1790 粉丝:0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台,下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容!联系邮箱:server@dude6.com