基于Verilog HDL的数字时钟设计 上传者：bss55594 2020-06-12 09:12:38上传 DOC文件 211.5KB 热度 17次 个人课程作业，基于VerilogHDL的数字时钟设计，包括源代码和设计报告，供交流学习使用。如有使用，请注明出处。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2020-06-12 09:12:38 还是挺有用的 码姐姐匿名网友 2020-06-12 09:12:38 对毕业设计还是有帮助的. 码姐姐匿名网友 2020-06-12 09:12:38 使用了一下，还不错 码姐姐匿名网友 2020-06-12 09:12:38 嗯，对毕业设计还是有帮助的 码姐姐匿名网友 2020-06-12 09:12:38 代码挺全的，还行 发表评论 bss55594 资源：5 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
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对毕业设计还是有帮助的.
使用了一下，还不错
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代码挺全的，还行