基于verilog HDL 的FPGA 时钟 上传者：wyf19470 2019-09-19 02:27:00上传 RAR文件 1.43KB 热度 64次 用verilogHDL写的一个时钟，用LCD1602显示本人调试通过，显示时分秒，年月日没得问题 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-09-19 02:27:00 自己用还是会有些小问题，修改了下，谢谢 码姐姐匿名网友 2019-09-19 02:27:00 很好 但在fpga上还是有点问题 但还是感谢！ 码姐姐匿名网友 2019-09-19 02:27:00 没有我需要的代码，不过还是感谢 发表评论
自己用还是会有些小问题，修改了下，谢谢
很好 但在fpga上还是有点问题 但还是感谢！
没有我需要的代码，不过还是感谢