基于verilog HDL 的FPGA 时钟 上传者：wyf19470 2019-09-19 02:27:00上传 RAR文件 1.43KB 热度 32次 用verilogHDL写的一个时钟，用LCD1602显示本人调试通过，显示时分秒，年月日没得问题 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-09-19 02:27:00 自己用还是会有些小问题，修改了下，谢谢 码姐姐匿名网友 2019-09-19 02:27:00 很好 但在fpga上还是有点问题 但还是感谢！ 码姐姐匿名网友 2019-09-19 02:27:00 没有我需要的代码，不过还是感谢 发表评论 wyf19470 资源：6 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
自己用还是会有些小问题，修改了下，谢谢
很好 但在fpga上还是有点问题 但还是感谢！
没有我需要的代码，不过还是感谢