基于verilog的数字时钟设计

Name: 基于verilog的数字时钟设计
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Author: 悠悠_然然

上传者：悠悠_然然 2019-04-27 23:33:40上传 ZIP文件 8MB 热度 73次

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大小：0B | 2019-04-27 23:33:40
基于Verilog HDL的数字时钟设计

个人课程作业，基于VerilogHDL的数字时钟设计，包括源代码和设计报告，供交流学习使用。如有使用...

大小：0B | 2020-06-12 09:12:38
基于verilog语言的数字时钟设计

有计时，跑表，闹钟，调整时间四大功能，功能完善，消逗也不错，

大小：0B | 2019-05-14 17:53:43
基于Verilog的数字时钟

大小：0B | 2019-02-22 02:49:55
基于verilog的时钟设计

用veriolg语言实现时钟的功能，在DE2开发板上应用

大小：0B | 2020-05-19 18:09:26
数字时钟verilog

数字时钟verilog

大小：0B | 2019-09-07 02:52:43
数字时钟Verilog

数电课程设计FPGA上实现，设计要求1．有4只数码管分别显示小时及分钟2．用LED灯闪烁表示秒3．可...

大小：0B | 2019-07-05 20:39:54
数字时钟verilog程序

大小：0B | 2019-03-08 16:33:54
数字时钟的Verilog HDL实现

利用Verilog HDL语言,实现的数字时钟,结果简单,非常通俗易懂,容易通读,非常适合初学者下载...

大小：6KB | 2020-08-29 21:27:10
数字时钟的实现verilog版

Digital clock implementation (verilog version)

大小：0B | 2019-06-25 16:14:50
verilog时钟设计

FPGA 综合实验 always @(posedge clock0 or posedge clr) ...

大小：2KB | 2020-07-24 22:19:42
数字时钟verilog程序.rar

数字时钟verilog程序拟设计一个具有时、分、秒显示的基本功能以及具有整点报时、闹钟设定及提醒功...

大小：5KB | 2020-08-11 03:29:19
基于VHDL的数字时钟设计

用VHDL语言设计数字时钟，完整代码，加说明，详细介绍了时钟设计，通俗易懂

大小：0B | 2019-05-16 06:22:42
基于FPGA的数字时钟设计

大小：0B | 2019-02-11 03:49:04
基于Multisim的数字时钟设计

为了提高电子电路实验教学质量,引入了Multisim仿真软件,以增加学生的学习兴趣。利用逻辑电路的设...

大小：82KB | 2020-10-28 01:35:45
基于EDA的数字时钟设计

本系统由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整并能显示小时、分钟、秒。采...

大小：0B | 2019-05-16 06:22:39