verilog语言实现32位加法器 上传者：ZJU_Nor-His 2020-05-19 12:17:01上传 NONE文件 51.61KB 热度 70次 这是用verilog语言实现的32位并行加法器代码，实验可能运行有错误。。。。 下载地址 用户评论 更多下载 下载地址 立即下载 立即下载 用户评论 码姐姐匿名网友 2020-05-19 12:17:01 还行吧 虽然比我想要的复杂点 但是给我很大的启示 码姐姐匿名网友 2020-05-19 12:17:01 还可以 可以用来当作参考 开拓一下思路 码姐姐匿名网友 2020-05-19 12:17:01 虽然不错，但不是我想要的 码姐姐匿名网友 2020-05-19 12:17:01 用上了，核心算法是对的。 码姐姐匿名网友 2020-05-19 12:17:01 竟然是组合逻辑 发表评论 ZJU_Nor-His 资源：5 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
还行吧 虽然比我想要的复杂点 但是给我很大的启示
还可以 可以用来当作参考 开拓一下思路
虽然不错，但不是我想要的
用上了，核心算法是对的。
竟然是组合逻辑