32位浮点数加法器verilog 上传者：冰怜 2019-04-28 18:46:54上传 TXT文件 4.35KB 热度 42次 32位浮点数加法器也算是减法器其中32位浮点数用的是IEEE754标准表示的根据别人的改写的有问题欢迎大家指出信号定义不是很完整verilog编写的 下载地址 用户评论 更多下载 下载地址 立即下载 立即下载 用户评论 码姐姐匿名网友 2019-04-28 18:46:54 借鉴下思路，感谢 码姐姐匿名网友 2019-04-28 18:46:54 txt文本写的，可以参考看看 码姐姐匿名网友 2019-04-28 18:46:54 可以直接用，没有问题！ 码姐姐匿名网友 2019-04-28 18:46:54 借鉴下思路，谢谢楼主 码姐姐匿名网友 2019-04-28 18:46:54 借鉴下思路还是不错的 码姐姐匿名网友 2019-04-28 18:46:54 谢谢楼主，提供了一定的思路。但是好像不能直接用 码姐姐匿名网友 2019-04-28 18:46:54 非常好的代码，很有用 码姐姐匿名网友 2019-04-28 18:46:54 写得很好，可以使用。 码姐姐匿名网友 2019-04-28 18:46:54 不是我想要的，但是提供了一种思路。 发表评论 冰怜 资源：2 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
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