32位浮点数加法器verilog 上传者：冰怜 2019-04-28 18:46:54上传 TXT文件 4.35KB 热度 79次 32位浮点数加法器也算是减法器其中32位浮点数用的是IEEE754标准表示的根据别人的改写的有问题欢迎大家指出信号定义不是很完整verilog编写的 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-04-28 18:46:54 借鉴下思路，感谢 码姐姐匿名网友 2019-04-28 18:46:54 txt文本写的，可以参考看看 码姐姐匿名网友 2019-04-28 18:46:54 可以直接用，没有问题！ 码姐姐匿名网友 2019-04-28 18:46:54 借鉴下思路，谢谢楼主 码姐姐匿名网友 2019-04-28 18:46:54 借鉴下思路还是不错的 码姐姐匿名网友 2019-04-28 18:46:54 谢谢楼主，提供了一定的思路。但是好像不能直接用 码姐姐匿名网友 2019-04-28 18:46:54 非常好的代码，很有用 码姐姐匿名网友 2019-04-28 18:46:54 写得很好，可以使用。 码姐姐匿名网友 2019-04-28 18:46:54 不是我想要的，但是提供了一种思路。 发表评论
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借鉴下思路，谢谢楼主
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谢谢楼主，提供了一定的思路。但是好像不能直接用
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不是我想要的，但是提供了一种思路。