用vhdl语言设计的数字时钟

Name: 用vhdl语言设计的数字时钟
Rating: 4.5 (52 reviews)
Author: mico87

上传者：mico87 2018-12-19 04:33:46上传 TXT文件 4.29KB 热度 52次

用vhdl语言设计的数字时钟基于maxplus2软件的描述

下载地址

用户评论

更多下载

下载地址

立即下载

用户评论

用vhdl语言设计的数字时钟

用vhdl语言设计的数字时钟基于maxplus2软件的描述

大小：0B | 2018-12-19 04:33:46
数字时钟设计，用的是vhdl语言

大小：0B | 2019-03-17 10:15:34
用VHDL设计数字时钟

用xilinxs3e实现了可用于调时，分；调年月日，在液晶上显示的数字时钟

大小：0B | 2019-09-20 03:30:00
基于VHDL语言的数字时钟设计

分为四个模块分别是分频器、计数置数器、扫描显示电路、转换电路在max+plusII中进行编译即可

大小：0B | 2018-12-19 04:32:06
VHDL语言的数字时钟

大小：0B | 2019-03-17 10:14:57
数字时钟VHDL语言

在MAX+plusⅡ软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，...

大小：0B | 2019-09-27 19:57:19
FPGA的数字时钟设计VHDL语言编写

时钟功能：完成分／时的正确计数并显示，由于数码管数目的限制，用发光二极管提示秒；闹钟定时：可设置一组...

大小：0B | 2019-07-26 21:38:41
数字时钟vhdl设计

Digital clock vhdl design

大小：0B | 2019-06-28 00:39:27
数字时钟设计VHDL

设计一个可以计时的数字时钟，其显示时间范围是00:00:00~23:59:59，且该时钟具有暂停计时...

大小：0B | 2019-09-27 19:57:21
VHDL数字时钟设计

VHDL digital clock design

大小：0B | 2019-06-28 00:39:12
vhdl数字时钟设计

Vhdl digital clock design

大小：0B | 2019-06-22 06:11:45
用Quartus2编的数字时钟VHDL语言

用Quartus2编的数字时钟VHDL语言可以开始停止，清零，调整时间，还会整点报时

大小：0B | 2019-05-28 04:47:02
基于VHDL的数字时钟设计

Digital clock design based on VHDL

大小：0B | 2019-06-28 00:40:09
基于vhdl的数字时钟设计

Digital clock design based on vhdl

大小：0B | 2019-06-23 20:16:24
简易数字时钟的设计vhdl

大小：0B | 2018-12-07 17:10:35
VHDL数字时钟设计可用

个人数字逻辑课程设计作品，全部编译通过在实验板上可行，传上来分享一下，希望对大家有帮助。

大小：0B | 2018-12-19 04:20:53