数字时钟设计VHDL 上传者：qq_82100116 2019-09-27 19:57:21上传 DOC文件 56KB 热度 41次 设计一个可以计时的数字时钟，其显示时间范围是00:00:00~23:59:59，且该时钟具有暂停计时、清零等功能。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-09-27 19:57:21 还可以，虽然不是我想要的 码姐姐匿名网友 2019-09-27 19:57:21 有指导的思想 码姐姐匿名网友 2019-09-27 19:57:21 还行吧， 可以看看。 发表评论 qq_82100116 资源：27 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
还可以，虽然不是我想要的
有指导的思想
还行吧， 可以看看。