基于verilog的15位gold码发生器

Name: 基于verilog的15位gold码发生器
Rating: 4.5 (46 reviews)
Author: im34505

上传者：im34505 2019-04-27 04:43:28上传 V文件 510B 热度 46次

改变shift_reg1和shift_reg2的初始条件可产生不同的gold码（两者不能相同）

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基于verilog的15位gold码发生器

改变shift_reg1和shift_reg2的初始条件可产生不同的gold码（两者不能相同）

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