m序列发生器verilog 上传者：neallin 2019-05-13 06:16:33上传 ZIP文件 265.55KB 热度 62次 用VERILOG产生伪随机序列，已做仿真。仿真结果包含在工程中。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-05-13 06:16:33 有用，很简单 码姐姐匿名网友 2019-05-13 06:16:33 还挺好的，很有用 码姐姐匿名网友 2019-05-13 06:16:33 还可以 比较简单一个程序 下载后看看一下就明白了 码姐姐匿名网友 2019-05-13 06:16:33 仿真成功，虽然不是我想要的，但是还是有参考价值的。 码姐姐匿名网友 2019-05-13 06:16:33 例子很实用 但是注释不够详细 码姐姐匿名网友 2019-05-13 06:16:33 FPGA初学者很实用的例子 码姐姐匿名网友 2019-05-13 06:16:33 经过验证，可以使用，而且写得比较简洁，切合题目！ 码姐姐匿名网友 2019-05-13 06:16:33 仿真成功，给满分 发表评论
有用，很简单
还挺好的，很有用
还可以 比较简单一个程序 下载后看看一下就明白了
仿真成功，虽然不是我想要的，但是还是有参考价值的。
例子很实用 但是注释不够详细
FPGA初学者很实用的例子
经过验证，可以使用，而且写得比较简洁，切合题目！
仿真成功，给满分