基于VHDL语言的数字时钟设计

Name: 基于VHDL语言的数字时钟设计
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基于VHDL语言的数字时钟设计

大小：0B | 2018-12-08 11:20:42
基于VHDL的数字时钟设计

Digital clock design based on VHDL

大小：0B | 2019-06-28 00:40:09
基于vhdl的数字时钟设计

Digital clock design based on vhdl

大小：0B | 2019-06-23 20:16:24
用vhdl语言设计的数字时钟

用vhdl语言设计的数字时钟基于maxplus2软件的描述

大小：0B | 2018-12-19 04:33:46
基于VHDL的数字时钟的设计

随着EDA技术的发展和应用领域的扩大与深入,EDA技术在电子信息、通信、自动控制及计算机应用领域的重...

大小：0B | 2019-12-30 02:12:13
VHDL语言的数字时钟

大小：0B | 2019-03-17 10:14:57
数字时钟VHDL语言

在MAX+plusⅡ软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，...

大小：0B | 2019-09-27 19:57:19
基于VHDL的数字时钟

大小：0B | 2019-01-18 15:03:55
基于vhdl的数字时钟

大小：0B | 2018-12-08 11:19:54
FPGA的数字时钟设计VHDL语言编写

时钟功能：完成分／时的正确计数并显示，由于数码管数目的限制，用发光二极管提示秒；闹钟定时：可设置一组...

大小：0B | 2019-07-26 21:38:41
数字时钟设计，用的是vhdl语言

大小：0B | 2019-03-17 10:15:34
数字时钟vhdl设计

Digital clock vhdl design

大小：0B | 2019-06-28 00:39:27
数字时钟设计VHDL

设计一个可以计时的数字时钟，其显示时间范围是00:00:00~23:59:59，且该时钟具有暂停计时...

大小：0B | 2019-09-27 19:57:21
VHDL数字时钟设计

VHDL digital clock design

大小：0B | 2019-06-28 00:39:12
vhdl数字时钟设计

Vhdl digital clock design

大小：0B | 2019-06-22 06:11:45
基于硬件描述语言VHDL的数字时钟设计

大小：0B | 2018-12-08 11:20:43