EDA/PLD中的Verilog HDL门时延

可以使用门时延定义门从任何输入到其输出的信号传输时延。门时延可以在门自身实例语句中定义。带有时延定义的门实例语句的语法如下:gate_type [delay][instance_name](terminal_list);时延规定了门时延,即从门的任意输入到输出的传输时延。当没有强调门时延时,缺省的时延值为0。 门时延由三类时延值组成: 1) 上升时延 2) 下降时延 3) 截止时延 门时延定义可以包含0个、1个、2个或3个时延值。下表为不同个数时延值说明条件下,各种具体的时延取值情形。无时延 1个时延(d) 2个时延(d1, d2) 3个时延 (dA, dB, dC)上升 0 d d