EDA/PLD中的Verilog HDL源程序库

在熟悉了Verilog HDL语法之后,使用Verilog HDL设计FPGA遇到的最大困难可能就是不知如何用Verilog HDL的语句去描述想要实现的电路功能。要克服这一困难,除了提高数字电路设计功底之外,很重要的一点就是要学习他人的经验,多看有经验的设计者设计的源程序。 我们提供Verilog HDL源程序库的目的就是想收集尽可能多的谈设计经验的文章和经典的Verilog HDL设计,供大家学习参考。同时也希望大家能提供一些相关资料,使这个程序库能不断得到充实! 状态机举例 你可以指定状态寄存器和状态机的状态。以下是一个有四种状态的普通状态机。 // These