EDA/PLD中的Verilog HDL中的实数形式

实数可以用下列两种形式定义: 1) 十进制计数法;例如2.05.67811572.120.12. //非法:小数点两侧必须有1位数字 2) 科学计数法; 这种形式的实数举例如下:23_5.1e2 其值为23510.0; 忽略下划线3.6E2 360.0 (e与E相同)5E-4 0.0005 Verilog语言定义了实数如何隐式地转换为整数。实数通过四舍五入被转换为最相近的整数。42.446, 42.45 转换为整数4292.5, 92.699 转换为整数93-15.62 转换为整数-16-26.22 转换为整数-26