verilog实现2级流水线结构的16位加法器

Name: verilog实现2级流水线结构的16位加法器
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Author: coosplax

上传者：coosplax 2020-11-18 03:07:23上传 PDF文件 64.63KB 热度 48次

由于在网上和书上看到的流水线结构全是基于阻塞赋值的,结果输出是正确的(大部分时间),但是存在亚稳态的情况,

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