verilog编写的加法树乘法器（流水线） 上传者：weixin_38187771 2019-05-06 04:18:15上传 其他文档文件 3KB 热度 62次 程序用verilog语言编写了一个具有流水线结构的加法树乘法器。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-05-06 04:18:15 很不错的例程~学习啦 码姐姐匿名网友 2019-05-06 04:18:15 符合数字电路书上的结构，加点注释更容易让人看懂 码姐姐匿名网友 2019-05-06 04:18:15 挺不错的，如果可以注释一下就更好了 码姐姐匿名网友 2019-05-06 04:18:15 还可以，思路挺清晰的 码姐姐匿名网友 2019-05-06 04:18:15 虽然我没用到，但是还可以的程序了。。。。 码姐姐匿名网友 2019-05-06 04:18:15 还可以，就是没有注释，有注释的话容易理解一点 发表评论 weixin_38187771 资源：18 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
很不错的例程~学习啦
符合数字电路书上的结构，加点注释更容易让人看懂
挺不错的，如果可以注释一下就更好了
还可以，思路挺清晰的
虽然我没用到，但是还可以的程序了。。。。
还可以，就是没有注释，有注释的话容易理解一点