verilog编写的加法树乘法器（流水线）
程序用verilog语言编写了一个具有流水线结构的加法树乘法器。
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用户评论
很不错的例程~学习啦
符合数字电路书上的结构，加点注释更容易让人看懂
挺不错的，如果可以注释一下就更好了
还可以，思路挺清晰的
虽然我没用到，但是还可以的程序了。。。。
还可以，就是没有注释，有注释的话容易理解一点