基于Verilog HDL的举重比赛裁判逻辑 上传者:魅启明 2020-06-03 08:12:28上传 ZIP文件 104.71KB 热度 70次 当A,B,C三路输入信号中,存在两个或三个都为高电平信号时,输出信号F才为 高电平,验证成功。 要求VerilogHDL语言进行描述、波形图进行验证 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论