ba于FPGA的高性能全数字锁相环设计与实现 上传者：liuchaohuan 2020-05-13 20:44:55上传 PDF文件 347.55KB 热度 15次 本文提出了一种适用范围广泛的全数字锁相环(ADPLL)实现方法．在锁相环输入频率未知的情况下，实现锁相锁频功能。本文从全数字锁相环的基本实现方式入手．进行改进，并使用VHDL语言建模，使用FPGA进行验证。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 发表评论 liuchaohuan 资源：27 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
