CPLD 应用中VHDL 的优化设计

VHDL语言的优化设计旨在充分利用CPLD所提供的硬件资源,使项目设计能适配到一定规模的CPLD芯片中,并提高系统的工作速度、降低系统功耗。优化的主要目标是减少适配所需要的宏单元数,对Lattice公司的芯片尤其是GLB的数目。实践证明,改变模块结构和描述方法、尽量使模块资源共享、对时序电路工作方式的变通性设计、触发器类型的选择等都是行之有效的优化方法,可在很大程度上改善项目的适配结果和系统的性能价格比,在CPLD的开发应用中具有很大的应用价值。