verilog编程实现的数字钟 上传者：运维加开发 2019-05-31 20:23:55上传 ZIP文件 6.59MB 热度 66次 verilog编程实现的数字钟，里面有详尽的注释，整个工程直接打包，里面有波形图仿真，程序代码.v文件，可以直接下载到FPGA上运行显示，是电子线路测试实验的验收程序，扩展功能任意闹钟（手动设置时间）12小时/24小时切换自动报整点时数（几点响/亮几下）。基本功能以数字形式显示时、分；秒的用LED小时；能手动校时、校分 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-05-31 20:23:55 资源挺好，再次下载 码姐姐匿名网友 2019-05-31 20:23:55 感谢分享，我通过你的代码改编成了自己的作业，已经上传。希望分享给大家http://download.csdn.net/download/jiexian666666/10191074 码姐姐匿名网友 2019-05-31 20:23:55 好像没下成功 码姐姐匿名网友 2019-05-31 20:23:55 非常有用的资源！ 码姐姐匿名网友 2019-05-31 20:23:55 楼主是华科的吗 码姐姐匿名网友 2019-05-31 20:23:55 有用，比较满意，希望以后有跟多的好心人 发表评论
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