计算机组成原理——Verilog语言实现的32位并行加法器 上传者：jcwbb 2018-12-18 06:18:28上传 文件 52KB 热度 53次 用并行方法实现的加法器，比一般的串行方法更加高效。Verilog语言实现。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2018-12-18 06:18:28 并行方法实现的加法器，比一般的串行方法更加高效，挺好的 码姐姐匿名网友 2018-12-18 06:18:28 这个东西不错，可以用 码姐姐匿名网友 2018-12-18 06:18:28 我怎么仿真不出来，新手 码姐姐匿名网友 2018-12-18 06:18:28 测试了是可用滴 码姐姐匿名网友 2018-12-18 06:18:28 纯并行实现，看起来觉得占用空间好大，运算速度也应该挺慢的。 码姐姐匿名网友 2018-12-18 06:18:28 这个挺好的,我就是想要这样的. 用的不是4个加法器合成而是直接每个全加器进行运算.所以占用资源比较大. 码姐姐匿名网友 2018-12-18 06:18:28 测试可行，不错 码姐姐匿名网友 2018-12-18 06:18:28 综合能通过，但是综合报告中显示计算延时较长，可能要17多ns吧，比乘法器的计算延时还长 码姐姐匿名网友 2018-12-18 06:18:28 32位并行加法器，测试可以用~ 发表评论
并行方法实现的加法器，比一般的串行方法更加高效，挺好的
这个东西不错，可以用
我怎么仿真不出来，新手
测试了是可用滴
纯并行实现，看起来觉得占用空间好大，运算速度也应该挺慢的。
这个挺好的,我就是想要这样的. 用的不是4个加法器合成而是直接每个全加器进行运算.所以占用资源比较大.
测试可行，不错
综合能通过，但是综合报告中显示计算延时较长，可能要17多ns吧，比乘法器的计算延时还长
32位并行加法器，测试可以用~