Verilog HDL 64位并行加法器

这个资源不值这个价，没什么参考价值。何况8位加法器的程序都没给出。

程序不完整，但是可以找到补充的程序。

不完整，但是自己理解一下，剩余部分还是比较好做出来的。

该资源无用，算法原理有问题，程序不完成。

需要自己改进。原理清楚。

原理还是清楚的

不完整，编译不通过，分数也太贵

代码不完整

不完整，分数也太贵了

想法很不错，用case语句选择位数，但是主要的8位adder没有给出，所以也不知道用的什么加法器，看不出速度面积的优势。