EDA/PLD中的Verilog讨论组精彩内容摘录(一)

问题: 我遇到了一个问题,希望能得到帮助。 我在用FPGA(ALTERA 10K30)做仿真实验时,内部的计数器总是计数不正常,但是我在微机中用ModelSim仿真的结果是正确的,所以逻辑应该没有问题,问题出在FPGA,请教各位,我该如何解决这个问题。谢谢! I met a question,hope someone could do me a favor. when I used FPGA do simulating experiment, i found the inner counter worked abnormally.but if i use ModelSim do suc