EDA/PLD中的Verilog HDL算术操作结果的长度

算术表达式结果的长度由最长的操作数决定。在赋值语句下,算术操作结果的长度由操作符左端目标长度决定。考虑如下实例:reg [0:3] Arc, Bar, Crt;reg [0:5] Frx;. . . Arc = Bar + Crt;Frx = Bar + Crt; 第一个加的结果长度由Bar,Crt和Arc长度决定,长度为4位。第二个加法操作的长度同样由Frx的长度决定(Frx、Bat和Crt中的最长长度),长度为6位。在第一个赋值中,加法操作的溢出部分被丢弃;而在第二个赋值中,任何溢出的位存储在结果位Frx[1]中。 在较大的表达式中,中间结果的长度如何确定?在Verilog HDL中定