EDA/PLD中的基于Verilog HDL语言的32X8 FIFO设计

摘要:介绍了FIFO的基本概念、设计方法和步骤,采用了一种新颖的读、写地址寄存器和双体存储器的交替读、写机制,实现了FIFO的基本功能,同时使本32X8 FIFO拥有可同时读、写的能力,完全基于Verilog HDL语言实现了电路功能并应用Synopsys公司的DesignCompiler和VCS对其进行综合、仿真。 对基于单体存储器的FIFO,作为一种数据缓冲器,其数据存放结构和RAM是一致的,只是存取方式有所不同。因RAM中的各存储单元可被随机读写,故FIFO的队首位置及队列长度均可浮动。为此,需要用两个地址寄存器,分别存储读地址(即队首元素地址)和写地址(即队尾元素地址加1)。在读