多码率QC LDPC译码器设计与实现

低密度奇偶校验码(LDPC)是目前最有效的差错控制手段之一,而其中准循环LDPC 码(QC-LDPC)应用最为广泛。提出了一种通用的多码率QC-LDPC 译码器设计方法,并在FPGA 上完成了实现和测试。测试结果表明,该多码率译码器在资源占用不超过2 种码率译码器资源之和的前提下能够有效支持至少3 种码率;且工作时钟在110 MHZ 时,固定迭代次数为16 次,该译码器的吞吐率能保持在110 Mb/s 以上。