论文研究卷积码编码器的Verilog HDL设计 .pdf 上传者：houguof 2020-04-29 22:01:15上传 UNKONW文件 500kb 热度 41次 卷积码编码器的VerilogHDL设计，孔晓燕，刘丹谱，卷积码是一种性能优良的差错控制编码。如传输中产生差错的数目在码的纠错能力之内，可以对差错进行定位并自动加以纠正。本文在阐 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
