多时钟域异步FIFO 设计

Name: 多时钟域异步FIFO 设计
Rating: 4.5 (47 reviews)
Author: 不想太冷

上传者：不想太冷 2019-07-19 15:28:06上传 PDF文件 244.31KB 热度 47次

异步FIFO，多时钟域，多位宽。FPGA设计。

下载地址

用户评论

更多下载

下载地址

立即下载

用户评论

: 码姐姐匿名网友 2019-07-19 15:28:06

用处不是太大

多时钟域异步FIFO设计

异步FIFO，多时钟域，多位宽。FPGA设计。

大小：0B | 2019-07-19 15:28:06
基于多时钟域的异步FIFO设计

摘要：在大规模集成电路设计中，一个系统包含了很多不相关的时钟信号，当其目标域时钟与源域时钟不同时，如...

大小：0B | 2019-05-28 09:34:12
异步多时钟FIFO测试verilog代码

对应于异步多时钟FIFO的testbench文件。

大小：0B | 2019-07-14 00:15:28
异步fifo跨时钟域处理

使用FPGA内部FIFO做跨时钟域的信息处理，避免亚稳态的传播。

大小：0B | 2019-06-03 20:14:38
异步FIFO结构及FPGA设计跨时钟域设计

异步FIFO结构及FPGA设计---跨时钟域设计

大小：0B | 2019-07-19 15:27:55
设计中的多时钟域处理

设计中的多时钟域处理，时钟树综合中很好的资料

大小：0B | 2019-06-03 20:14:15
异步多时钟FIFOverilog代码

一个异步多时钟的FIFOverilog代码。

大小：0B | 2019-09-24 10:50:34
多时钟域用两级同步或者FIFO传递数据

跨时钟域同步SynthesisandScriptingTechniquesforDesigningM...

大小：0B | 2019-07-17 06:54:15
SoC设计中的多时钟域处理

大小：0B | 2019-01-02 10:21:56
fpga跨时钟多时钟域数据同步

对于不同的时钟域要传递数据的话，需要采用一定的手段，来防止数据传递时产生亚稳态等问题

大小：0B | 2019-06-03 20:14:38
多时钟系统下跨时钟域同步电路的设计

针对当前 SOC 内部时钟越来越复杂接口越来越多以及亚稳态漏信号等常见的各种问题分析了以往的优...

大小：0B | 2018-12-26 08:55:16
多时钟异步系统设计和描述技巧

本书是介绍多时钟异步系统设计描述非常有效的书籍

大小：194KB | 2021-04-27 07:21:10
基于异步FIFO实现不同时钟域间数据传递的设计

摘要:数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的...

大小：82KB | 2020-12-12 12:51:54
异步fifo设计

基于verilog的异步fifo设计，有效解决亚稳态的问题，有空满标志，输出加寄存。

大小：0B | 2019-07-19 15:28:09
FPGA多时钟设计

利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计...

大小：0B | 2019-07-19 15:28:20
异步FIFO设计

异步FIFO包括顶层模块、双口RAM模块、异步比较器模块、FIFO读写指针模块

大小：0B | 2018-12-16 07:00:42