基于VHDL的数字钟设计

基于VHDL的数字钟课程设计报告目录摘要3引言31数字钟的设计框图32功能说明43模块设计部分43.1位选模块43.2控制模块53.483.5记小时模块103.6闹钟,报时模块113.7动态扫描模块123.8译码133.8.1译码模块133.8.2选通译码144系统仿真154.1数字钟原理图154.2数字钟仿真图164.2.2整点报时164.2.3暂停状态174.2.4调闹钟174.2.5清零状态174.2.6调时状态184.2.7闹铃状态185实验总结185.1实验过程185.2实验结果195