基于VHDL的简易数字钟的设计 上传者：waifaris 2019-05-13 10:32:52上传 DOC文件 84.5KB 热度 54次 整个VHDL数字钟的实验报告介绍了利用VHDL硬件描述语言设计的简易数字钟的思路和技巧。在QuatusⅡ开发环境中编译和仿真了所设计的程序，并在可编程逻辑器件上下载验证。仿真和验证结果表明，该设计方法切实可行，具有一定的借鉴性。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
