VHDL 数字钟的设计

Name: VHDL 数字钟的设计
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Author: ShiYu时遇

上传者：ShiYu时遇 2019-07-06 00:27:36上传 ZIP文件 8.11MB 热度 69次

实现了时钟、分钟、秒钟分别计数，按键key0控制分钟加一，按键key1控制时钟加一，按键key3控制显示内容，请使用quartusII11.0或以上版本打开内附引脚配置图

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