Verilog实现ASK编码（内含Testbentch）
timescale1ns1psthisistestbentchof12bitsadmoduletbadv;Inputsreg[11:0]datainb;regclk;regrst;regcnt;regcarry;integerkifilefil
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用户评论
怎么说呢,作为一个菜鸟,没有注释好痛苦啊,根本不知道这是在干么子,好浪费积分,肉疼
东西可以使用