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Verilog实现ASK编码（内含Testbentch）

上传者： 2019-06-04 08:14:35上传 ZIP文件 1.8KB 热度 29次
timescale1ns1psthisistestbentchof12bitsadmoduletbadv;Inputsreg[11:0]datainb;regclk;regrst;regcnt;regcarry;integerkifilefil
用户评论
码姐姐匿名网友 2019-06-04 08:14:35

怎么说呢,作为一个菜鸟,没有注释好痛苦啊,根本不知道这是在干么子,好浪费积分,肉疼

码姐姐匿名网友 2019-06-04 08:14:35

东西可以使用

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