DDS时钟采用FPGA实现的基本代码verilog

Name: DDS时钟采用FPGA实现的基本代码verilog
Rating: 4.5 (57 reviews)
Author: u54259

上传者：u54259 2020-01-03 16:50:30上传 RAR文件 3.81MB 热度 57次

DDS时钟采用FPGA实现的基本代码，采用QuartusII13进行编译，输出12位，输出为正弦波。内附ModelsimSE调试代码，仿真通过

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dds的Verilog实现

软件课程设计实际验证过，还不错，还有一些外围电路用于放大输出信号，实在有困难可以联系我，在我空间留言...

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基于FPGA使用Verilog HDL实现的DDS系统:module DDS; module DDS...

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DDS的verilog代码

本代码利用Verilog编程，利用QUARTUSii仿真软件能够产生一个正弦波和一个余弦波。

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verilog实现DDS

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DDS直接数字式频率合成器（Direct Digital Synthesizer），相信所有人看到这...

大小：79KB | 2020-07-29 06:54:13
dds的verilog代码设计

dds的verilog代码设计可进行modelsim仿真，新型的dds设计

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FPGA实现DDS

大小：0B | 2019-01-11 08:07:36
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VERILOG实现dds功能

使用Verilog 实现DDS功能内部采用32位控制字有注释结构正确

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