8421BCD码计数器（内含文档及Verilog HDL设计代码）

计数器实现的模制为24，clr为异步清零信号，当时钟上升沿到来或clr下降沿到来，clr=0时，计数器清零为0000_0000。该计数器的计数过程为，当输出信号的低4位（即dout[3:0]）从0000计数到1001后（即十进制的0~9），高4位（即dout[3:4]）计数加1，当计数计到23时（即0010_0011），计数器又清零为0000_0000，然后重新开始计数。