verilog秒表 上传者：pekigliu 2019-05-19 13:09:42上传 PDF文件 160.34KB 热度 61次 顶层模块----顶层模块对底层模块进行例化，顶层模块不做逻辑设计。底层模块----共2个底层模块，计时模块：通过在例化时对分频系数的改变，得到1秒，10秒，1分 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
