VHDL 数字钟 简易信号发生器设计与实现

简易信号发生器：时钟分频→采样点控制→以k模式查表→译码→显示 本设计思路简单，先将系统默认时钟分频为1Hz，然后进行采样点控制，接着进行k模式查表，根据不同的k值来进行不同的译码，显示出相应的数值。 数字钟：时钟分频→秒计数→分计数→时计数→译码显示 本设计思路简单，先将系统默认时钟分频为1Hz，然后秒计时单位进行计时，接至分计时时计时单位，并通过译码器进行译码，最后用数码管显示出数据。