时钟设计Verilog文件

Name: 时钟设计Verilog文件
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Author: Knife_Tipsy

上传者：Knife_Tipsy 2019-05-14 17:53:41上传 V文件 21.66KB 热度 43次

用于实现时钟的Verilog代码，时钟功能有年月日，闰年判断，大小月判断，秒表，闹钟以及整点报时。可直接用于basy3板写板

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: 码姐姐匿名网友 2019-05-14 17:53:41

有约束文件吗

时钟设计Verilog文件

用于实现时钟的Verilog代码，时钟功能有年月日，闰年判断，大小月判断，秒表，闹钟以及整点报时。可...

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