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第二章ASIC量计荒草晴设时方法辑门结构。这种结构所含级数小，理应速度比较快，但实际上这种逻辑结构可能比多级逻辑的速度更慢。为什么会这样呢？原因是由于某些输入信号（例如本例中的fl）要与多个门的输入相连，这样增大了该信号的扇出负载数，从而使延时加大。另一方面，有些电路由于产生的最小项太多而无法展平。

代数化简引入新节点的实质是在布尔最小项的基础上提取公因数，把附加的中间项加到结构描述中去的过程。与两级极小化的展平过程相反，它将使电路输入到输出之间的逻辑级数增加，从而使延时加大，但从输出门来看，将会使驱动电流减少，因而芯片面积会更小。

总之，两级极小化和代数化简是逻辑结构两种相反的设计过程，前者使级数减少，速度加快，面积增大；后者使级数增多，速度降低，面积减少。逻辑优化过程实质上是在协调各项设计指标，协调过程可能会出现反复，因此需要重复改进，直到取得满意的结果。如果约束条件设置不当，也可能造成优化失败，也就是无法实现设计的各项指标，此时也只能重新修改设计方案。

在门级映射及门级网表生成阶段，根据优化后的布尔描述，利用综合库单元的逻辑功能及定时信息，进行门级映射并产生门级网表。该网表是逻辑综合和优化的结果，是电路面积和速度目标的体现。综合库中通常包含数百种库单元，对于同一功能的单元也可以有多种不同结构和参数的单元形式，因此在综合过程中在协调速度和面积等参数方面对单元的选择有很宽的范围，也就是说对于同样功能的电路可以产生多种不同速度的网表，它们的差别在于所选的库单元不同，单元数也不相同。

门级映射过程是根据优化的布尔描述、综合库以及用户的约束条件，得到一个以综合库单元为基础的优化网表，该综合库单元是与物理实现的工艺参数紧密结合的。自二十世纪九十年代以来，EDA市场上著名的逻辑综合软件有Synopsys软件和Ambit软件，作为逻辑综合软件应该具有以下功能：支持RTL级VHDL或Verilog HDL，这是最低限度的要求；能支持多种目标工艺，例如多种CMOS工艺、FPGA或其它实现工艺；具有自动扫描插入能力；满足ATPG（测试码自动生成）集成的要求；支持对超大规模ASIC进行自动布局布线的集成要求。

逻辑综合软件还需要具备测试综合功能，这是运用编译的方法使逻辑设计产生自动测试链，以提高电路测试覆盖率的方法。关于如何利用DC进行逻辑综合，可以参考这份资料。