Nginx URL自动加斜杠及301重定向问题详解

2.6 设计验证

2.6.1 概述

随着集成电路技术的飞速发展，集成电路已从小规模、中规模发展到今天的超大规模、甚大规模和巨大规模阶段，单片集成度已达几千万甚至数亿个晶体管。电路规模越来越大，设计工作也越来越复杂和困难，而设计成功必须由设计验证来保证。在近几十年中，集成电路的设计验证技术也得到了相应的发展。

设计验证主要是指功能验证、时序验证和参数验证。在不同的设计层次、设计阶段有不同的验证内容和验证方法。电路设计从寄存器传输级到逻辑级的转换可以用逻辑综合工具，结合相应的综合单元库自动地进行，也可以用人工方式进行，人工方式自然免不了会引人错误，尤其是对于集成度较高的电路设计，验证是必不可少的。

即使采用自动综合方法，对于一些高速电路等时序要求较高的电路，也应尽可能地对电路的功能和时序统一验证。验证的方法原则上是将RTL级功能描述的激励送入逻辑模拟，比较逻辑模拟与RTL级模拟的结果。逻辑模拟时可通过估算版图负载电容和实际时钟周期参数来进行，一旦功能模拟成功的话，那么就可以通过门阵列或标准单元方法由电路结构描述自动产生相应的版图。

同样版图也可以用手工方式设计，但是对于一个大规模电路来讲，不仅工作量巨大，而且引人的版图错误也是在所难免的。那么，通过标准单元或门阵列方法得到的版图是否一定能与逻辑描述保持一致，是否不再需要验证了呢？要回答这个问题，应该先看一下从电路逻辑结构到物理版图的转变过程，了解转变过程中出现的一些问题。

其中最大的问题是物理版图设计的随机性，也就是布图布线的随机性造成了布线寄生电容，寄生电阻的不确定性，由此引起集成电路的时序问题，尤其对于一些工作频率较高的电路，这一问题就更加严重。为了克服这个问题，保证电路时序特性，通常的做法是在物理版图生成之后，提取版图中的寄生参数，包括布线电容和电阻等，并将这些参数送回到前面的逻辑模拟的模型中去，这一过程称为反标注。然后再进行模拟，称之为版图后仿真。

那么，你想了解更多关于如何进行功能仿真和时序仿真吗？可以参考这篇文章FPGA验证之功能仿真和时序仿真的区别与方法。对于静态时序分析与验证的具体细节，这里有一篇很好的资源静态时序分析与验证IC设计。

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以上每一步验证都需要相应的EDA验证软件工具，以下章节将对设计中的主要验证工作作一介绍。

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